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北京大學研究團隊在氧化物半導體器件方向取得系列重要進展

發布時間：2023/2/22 9:35:42編輯：Ma Liang
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單片三維集成是集成電路在后摩爾時代的重要發展方向，存儲與邏輯的單片集成可以大幅提升系統的帶寬與能效，是解決當前集成電路領域面臨的“存儲墻”與“功耗墻” 挑戰的主要技術路徑。此外，硅基工藝的高熱預算限制了其在后道工藝中實現有源器件的制備，因此硅基后道兼容、低熱預算、高性能的新型半導體溝道成為了學術界和工業界的前沿熱點領域。以銦鎵鋅氧化物（IGZO）為代表的非晶氧化物半導體具有極佳的綜合性能，是后道兼容邏輯器件與存儲器件的主要候選材料。

北京大學集成電路學院/集成電路高精尖創新中心吳燕慶研究員-黃如院士團隊在過去五年中面向單片三維集成中的半導體材料、界面、輸運、器件、電路與關鍵集成技術開展了系統研究。經過數年攻關，突破了非晶氧化物半導體在尺寸微縮時面臨的材料、工藝與器件瓶頸。團隊實現的器件與電路在各方面性能上均達到了國際最高水平，填補了先進集成電路領域在該方向上的空白，并建立了具有自主知識產權的非晶氧化物半導體成套關鍵技術。在近日召開的第68屆國際電子器件大會IEDM中，團隊在先進邏輯器件、存儲器技術、新型器件技術等session共入選5篇論文，其中兩篇報道了團隊關于非晶氧化物半導體在邏輯與存儲方面的最新成果。

圖1.近五年團隊在氧化物半導體器件方面的代表性工作

長久以來，研究最為廣泛的IGZO氧化物半導體的遷移率停留在10cm2/Vs左右，如何進一步提升遷移率是一直以來該領域的主要挑戰之一。針對上述挑戰，團隊在原子層沉積ALD工藝與物理氣相沉積PVD工藝兩個方面均開展了系統研究。在ALD生長方面，優化了超薄非晶氧化物半導體溝道的ALD生長工藝，成功實現了10納米的超薄溝道, 遷移率提升至43 cm2/Vs，并系統研究了器件在180oC高溫下的工作特性。該工作實現了國際同類器件中最薄的ZnO溝道、最高的遷移率與器件開關比（IEEE EDL 40, 3, 419-422, 2019; IEEE EDL 42, 5, 716-719, 2021）；在PVD 生長方面，優化了超薄非晶氧化物半導體的磁控濺射工藝，結合ALD生長的高質量HfLaO介質，成功將3.5納米超薄溝道中的遷移率大幅提升至60 cm2/Vs左右。在國際上首次提出了通過量子限域效應將金屬性氧化銦錫ITO轉變為寬禁帶半導體性的突破性方法，與之前同類器件相比實現了相同關態特性下開態性能的全面大幅超越（Nature Mater. 18, 1091-1097, 2019）。

圖2.超薄氧化物半導體的材料特性基本表征

氧化物半導體在當前主要應用于顯示面板的驅動器件，特征尺寸為數十微米，與集成電路器件的特征尺寸存在上千倍的差距，如何進一步縮短溝長并提升性能是該技術跨入集成電路領域面臨的主要挑戰。針對上述挑戰，團隊系統開展了氧化物半導體器件在尺寸微縮下的性能優化研究，實現了10納米超短溝長、1納米超薄EOT柵介質與閾值電壓的可控正移，關態電流、開關比等方面超越國際同類器件十倍以上。研究了非晶氧化物半導體在超短溝道下的輸運機制，首次實現了彈道輸運，效率高達68.4%。器件開態電流在國際上首次突破1mA/μm，跨導大于1000μS/μm，超過同類器件5倍以上。短溝道效應漏致勢壘降低（DIBL）僅為同樣厚度硅基SOI器件的一半。器件的截止頻率與最大振蕩頻率達國際最高水平。在邏輯電路方面，實現了高性能的環形振蕩器電路，單階延遲為0.4 ns，超越之前同類器件兩倍以上（IEDM 3.5.1-3.5.4, 2019，IEDM 40.5.1-40.5.4, 2020）。上述兩項進展均為當年IEDM先進邏輯session唯一來自大陸的工作。

圖3.基于超薄氧化物半導體的環形振蕩器結構與電學特性

相比已經發展至3納米節點的硅基集成電路器件，氧化物半導體的顯著特點在于其寬禁帶特性導致的極低關態漏電流，因此在DRAM應用中對于提升數據保持時間和降低功耗具有極大的優勢，但當前面臨的主要問題在于氧化物半導體高閾值電壓與高開態電流不可兼得，從而需要負保持電壓來實現高數據保持時間，并且寫入速度仍然遠低于主流DRAM的水平。針對上述問題，團隊針對性開展了溝道優化與歐姆接觸優化研究，通過原位氧離子處理的方式實現了兼具低載流子濃度與高遷移率的非晶氧化物半導體溝道。提出了采用ITO（銦錫氧化物）作為接觸中間層降低金屬接觸勢壘高度的有效方法，獲得了低至278Ω·μm的接觸電阻，達到國際最優水平。所制備的IGZO器件實現了國際最高的跨導（637 μS/μm）與開態電流（1207 μA/μm），其中開態電流是此前文獻報道最高電流的2倍，器件開關比高達1011（IEDM 2.7.1-2.7.4, 2022），實現了閾值電壓在100 pA*W/L的標準下大于1.2 V，同時輸出電流在過驅動電壓為1 V情況下達到24 μA/μm，柵壓為0時的關態電流在常溫和85 oC下均小于10-19 A/μm,為國際最優水平。所構建的2T0C DRAM單元成功實現了10 ns的超快寫入速度，以及斷電情況下室溫大于10 ks、85 oC下大于7 ks的數據保持時間，分別為之前同類工作的10倍與100倍。此外，通過調節寫入管的字線和位線電壓，成功在常溫和85 oC下實現了具有超高區分度和線性度的3-bit存儲，并可通過電壓協同調節進一步擴展存儲容量，展示了非晶氧化物半導體在大容量、高密度、非易失三維集成DRAM方向的應用潛力（IEDM 26.6.1-26.6.4, 2022）。

圖4.基于超薄氧化物半導體的2T0C DRAM結構與電學特性

當前，國際上普遍認為下一代DRAM技術主要發展方向是通過三維堆疊從而提升存儲密度，氧化物半導體具備的獨特低熱預算特性使其在單片三維集成應用中極具潛力。針對三維集成關鍵工藝缺乏、應力導致溝道性能退化等問題，團隊系統研究了低熱預算下的高性能非晶氧化物半導體器件。在柔性聚酰亞胺襯底上制備了160nm溝長的柔性射頻器件，實測截止頻率為2.1GHz，最大振蕩頻率為3.7GHz，性能為之前同類器件10倍以上。該器件在10mm彎曲半徑下彎折五萬次，在1mm彎曲半徑下彎折一千次，其直流與射頻特性仍能保持正常工作狀態，驗證了其優異的應力特性（IEDM 8.2.1-8.2.4, 2019）。在表面粗糙度優化后的減薄聚酰亞胺襯底上進一步將溝道長度微縮為15納米，實現了國際最高水平的截止頻率11.8GHz，最大振蕩頻率達15GHz，首次實現了該類器件在4.3K和380K下的穩定工作（Sci. Adv. 8, eade4075, 2022）。

近五年，吳燕慶研究員-黃如院士團隊在基于新型半導體溝道器件的先進邏輯器件、存儲器件與射頻器件方面累計發表Nature Nanotechnology、Nature Materials、Nature Electronics、Nature Communications、Science Advances與IEDM等30余篇。研究工作在國際上形成重要影響力，引起了包括英特爾、臺積電在內的工業界的廣泛關注與多次引用。

以上論文的相關研究工作得到了國家基金委創新群體、國家基金委重大項目、科技部國家重點研發計劃、高等學校學科創新引智計劃等項目的資助，以及國家集成電路產教融合創新平臺、微納電子器件與集成技術全國重點實驗室、集成電路高精尖創新中心、集成電路科學與未來技術北京實驗室等基地平臺的支持。